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PMR-2410 Eletrônica Digital para Mecatrônica Prof. Dr. Celso M. Furukawa
Lista 4 (P1)
Entrega até 28/4/2009
Q1. Converta o número 76,3 (na base dez) para as bases: a) binária b) octal c) hexadecimal
Q2. Os números a seguir são inteiros decimais (com sinal). Realize as operações utilizando a notação complemento de 2 com 8 bits. Converta o resultado final de cada operação novamente para decimal com sinal, e discuta se o resultado está matematicamente correto ou não. a) –76 + 55 b) –76 – 55
Q3. Demonstre as seguintes igualdades da álgebra de Boole a) a + a’ b = a + b b) a.b + a’.c’ + b.c’ = a.b + a’.c’
Q4. Simplifique algebricamente a expressão abaixo utilizando os postulados e propriedades da álgebra de Boole. Indique os passos utilizados. Não utilize mapas de Karnaugh ou tabelas da verdade. Expresse o resultado na forma de soma de produtos. S = ( A ⊕ B).( A + B.C + A.B.C ).( A + A.D)
(
)
Q5. Dada a função lógica G ( A, B, C ) = A.C + B.C + A ⊕ C , pede-se:
a) Implemente a função G dada no enunciado usando apenas portas NAND de 2 ou mais entradas. b) Apresente a tabela da verdade e a expressão de G na forma canônica de soma de mintermos.
Algumas respostas: Q1a) 1001100,0 1001 1001...; b) 114,2 3146 3146...; c) 4C,4 CC... Q2a) 11101011 (-21); b) 01111101 (+125, overflow) . Q4) A.B.C’ + A.B.D. Q5) { [(AC)’.(BC’)’]’.[(AC’)’.(A’C)’]’}’; b) A’B’C’ + A’B’C + A’BC’ + A’BC + AB’C’ + AB’C + ABC
PMR-2410 Eletrônica Digital para Mecatrônica Prof. Dr. Celso M. Furukawa
Lista 7 rev. A (P2)
Entrega até 2/6/2009
Q1. Utilizando mapas de Veitch-Karnaugh, simplifique as funções booleanas dadas abaixo a) f (a,b,c,d) = a’.b.c’.d + a.b’.c + a.c’.d’ + a.b b) g(a,b,c,d), conforme a tabela q1, onde X indica condição irrelevante (don’t care) Tabela q1 a b c d g a b c d g 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 0 1 0 X 1 0 1 0 X 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 X 1 1 1 0 X 0 1 1 1 1 1 1 1 1 0 Q2. A figura q2 mostra um multiplexador (mux) de 4 entradas de dados (I3I2I1I0) e 2 bits de seleção (S1S0). A entrada E habilita o mux quando em 1, e mantém a saída em 0 caso contrário. Pede-se: a) Faça o diagrama lógico do mux da figura q2, usando portas lógicas. b) Construa um mux de 8 entradas, usando apenas 2 muxes da figura q2 e portas lógicas adicionais. c) Construa um mux de 16 entradas usando apenas 5 muxes da figura q2. Q3. A figura q3.a mostra o circuito de um flip-flop (sensível à borda) construído com 2 latches sensíveis a nível em configuração mestre-escravo. a) Determine a forma de onda dos sinais Q0 e Q1 para os sinais de entrada mostrados na figura q3.b, onde os instantes de transição do sinal Ck são indicados pelas letras de a a e. b) Mostre como construir um latch tipo D sensível a nível da figura q3.a usando um latch RS negativo (com portas NAND) e portas lógicas. Apresente o circuito do latch RS. Q4. A figura q4.a mostra um flip-flop tipo T e sua tabela característica. Pede-se: a) Mostre como construir esse flip-flop usando um flip-flop tipo D (sensível à borda) e portas lógicas adicionais. b) Usando flip-flops da figura q4.a e portas lógicas, projete o contador síncrono de 3 bits com entrada clock enable (CE) e saída count enable output (CEO), conforme descrito na figura q4.b.
S1
I3
I2
S0 E
I1
I0
Y Figura q2
DIN
D
Q
Q0
C
D
Q
Q1
a
b
c
d
e
Ck DIN
C
Ck Figura q3.a
T
Q C
CE
Q2 Q1 Q0
C
CEO
k+1
C
T
↑
0
Qk
↑
1
(Qk)’
Figura q4.a
Q
Figura q3.b
CE 0 1
C X ↑
[Q2Q1Q0]k+1 [Q2Q1Q0]k [Q2Q1Q0]k + 1
CEO 0 Q2.Q1.Q0
Figura q4.b
Algumas respostas Q1a) a.d’ + b.c’.d + a.c; b) b’.d’ + a’.c Q2a) Y = E.(I0.S1’.S0’ + I1.S1’.S0 +... I3.S1.S0); b) A[2:0]: bits de seleção do mux 8:1; S1 = A1 e S0 = A0 nos dois muxes; E = A2 no mux mais significativo e E = A2’ no mux menos significativo; saída = OR das duas saídas. c) A[3:0]: bits de seleção do mux 16:1; S1 = A1 e S0 = A0 em quatro muxes (16 entradas), cujas saídas vão para o quinto mux; S1 = A3 e S0 = A2 no quinto mux. Q3a) para tempo entre [..,a]: Q0=1 e Q1=X; [a,b]: Q0=1 e Q1=1; [b,c]: Q0=DIN e Q1=1; [c,d]: Q0=0 e Q1=0; [d,e]: Q0=DIN e Q1=0; [e,..]: Q0=1 e Q1=1. b) R’ = D + C’, S’ = D’ + C’. Q4a) D = T XOR Q.
